下一代12吋光罩技術，英特爾與三星為何同步投入？

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英特爾與三星同步投入下一代12吋光罩技術，是為了解決 High NA EUV 的成本與效率瓶頸

英特爾與三星積極參與 ASML 新一代 12 吋光罩技術的發展，其核心動機在於克服當前 High NA EUV 微影技術在生產效率與成本結構上的限制，為先進邏輯與記憶體晶片的量產鋪平道路。
12 吋光罩為 High NA EUV 量產關鍵，旨在提升效率並降低成本

傳統半導體產業長期沿用 6 吋光罩，然而隨著 High NA EUV 微影技術的解析度提升，其曝光視野相對縮小，導致較大面積的晶片設計可能需要透過「光罩拼接」(reticle stitching) 的方式完成。這種拼接技術不僅增加了複雜度，也可能影響生產效率並推升製造成本。三星預期，導入 12 吋（6x12 英吋）的大型光罩平台，將能顯著提升晶圓廠的生產效率，同時減輕甚至克服光罩拼接的限制，進而改善 High NA EUV 製程的整體成本結構，使其更具商業可行性。英特爾也認同此趨勢，並積極推動 6x12 英吋的大型光罩規格，以建立未來大規模應用的標準與基礎設施。
英特爾採取雙軌策略，三星則瞄準 DRAM 量產導入

英特爾為確保 High NA EUV 技術的快速導入，採取了「雙軌並進」的策略。一方面，透過現有 6 吋光罩搭配光罩拼接及 PDK 解決方案，使其客戶能夠立即享有 High NA EUV 所帶來的效益，例如其 Panther Lake 處理器（Intel Core Ultra Series 3）的部分層級已採用此技術，累積超過百萬片晶圓的產出。另一方面，則積極推動下一代 6x12 英吋的大型光罩規格，期望在未來實現更高效的生產。三星同樣看好 12 吋光罩的潛力，並規劃最快於 2028 年將 High NA EUV 技術導入未來的 DRAM 量產，這將是業界首度將此先進技術應用於記憶體領域，預期能藉此提升產能並降低生產成本。
生態系競爭擴大，從設備延伸至完整基礎設施

半導體產業的競爭已不再僅限於單純的曝光設備升級，而是擴展至包含光罩、EDA（電子設計自動化）、自動化搬運、材料以及晶圓廠基礎設施在內的整個生態系。英特爾與三星的投入，不僅是對 ASML 新一代曝光機的支援，更是對整個 High NA EUV 生產鏈的佈局。透過與 ASML 及產業鏈夥伴的合作，共同開發所需的光罩技術、標準及周邊基礎設施，旨在建構一個更完整、更具成本效益的先進製程生態系統，以應對 AI 時代對半導體技術日益增長的需求。

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