主要晶片業者為何仍視縮小電路尺寸為提升效能關鍵？

Question

Accepted Answer

縮小電路尺寸仍是晶片效能提升的關鍵驅動力

儘管先進封裝與3D堆疊等技術不斷演進，包括台積電、三星及SK海力士在內的主要晶片製造商，仍堅信持續縮小電路特徵尺寸是提升晶片效能的必要途徑。這項堅持不僅推動了ASML新一代High NA EUV設備的導入，更鞏固了摩爾定律在可預見未來的適用性。
電晶體物理特性決定了尺寸與速度的直接關聯

縮小電路尺寸的核心物理原理在於更小的電晶體開關速度更快。當電晶體的閘極長度（gate length）縮小，電子在其中移動所需的距離縮短，因此能夠更快地完成導通與截止的切換動作。這種更快的開關速度直接轉化為更高的處理時脈，進而提升了晶片的整體運算效能。此外，電路尺寸的微縮也意味著在相同的晶片面積上，能夠整合更多數量的電晶體。這不僅提高了計算密度，讓更複雜的處理器設計成為可能，也使得在單一晶片上實現更多樣化的功能整合成為現實。
High NA EUV技術的突破性進展賦能微縮趨勢

ASML推出的High NA EUV設備，能夠印製比現有EUV設備小約40%的電路特徵尺寸，這項技術突破為晶片微縮開闢了新的可能性。這種更高的解析度不僅能減少製造步驟，潛在地提高生產效率，更重要的是，它直接支持了製造更小、更密集的電晶體。例如，台積電計劃自2030年起採用High NA EUV技術，而三星與SK海力士則預計在2028年導入，這反映了記憶體製造商也看到了其在提升記憶體晶片效能方面的潛力，特別是對於成品面積相對較小的記憶體晶片而言，導入High NA的門檻相對較低，促使業者更積極地推動其大規模量產。英特爾作為早期採用者，其設備已累積處理超過百萬片晶圓，驗證了該技術的成熟度與可靠性。

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