共封裝光學要到 2029 年才大規模放量，2027 幾乎不落地的產能與良率瓶頸在哪？

Question

Accepted Answer

共封裝光學（CPO）大規模放量受限於製造瓶頸，預計 2029 年後方顯成熟

共封裝光學（Co-Packaged Optics, CPO）技術的成熟與大規模部署，面臨著製造端產能、良率以及晶片設計等關鍵環節的挑戰，這使得其預計要到 2029 年左右才能迎來顯著的市場放量，而 2027 年前實現此目標的可能性微乎其微。
CPO 技術原理與傳統方案的差異

CPO 技術的核心在於將光學收發模組與 ASIC 晶片共同封裝在同一基板上，藉此大幅縮短訊號傳輸的路徑。傳統的解決方案是將光學模組透過外部連接器與 ASIC 晶片連接，這種方式會受到訊號衰減和傳輸速度的限制，尤其是在高速運算和 AI 叢集對頻寬需求日益增長的當下。CPO 的設計旨在克服這些限制，透過整合封裝，能顯著降低訊號損耗，提升傳輸效率，並有望減少功耗。然而，這種高度整合的設計也帶來了前所未有的製造複雜性。
製造端瓶頸：產能與良率的雙重考驗

CPO 技術的瓶頸主要集中在製造環節。首先，產能方面，將精密的光學元件與複雜的電子晶片進行共封裝，需要高度專業化的設備和生產線，目前這類產能遠未達到大規模部署所需的水準。現有的先進封裝產能多聚焦於傳統的 2.5D 或 3D 封裝，CPO 所需的特殊對準、耦合及測試技術，需要額外的設備投資與製程開發。

其次，良率是另一大難關。光學元件與電子晶片的整合過程中，任何微小的對準誤差或製程瑕疵都可能導致訊號傳輸失敗，進而影響整體產品的良率。相較於傳統的模組化設計，CPO 的整合封裝意味著一旦任一元件失效，整個封裝模組可能報廢，其良率的提升需要更長的驗證週期與製程優化時間。例如，光纖與光學元件的精確對準，以及雷射的穩定耦合，都是需要克服的技術挑戰。
晶片設計的配合與成熟度

除了製造端的挑戰，晶片設計的成熟度也對 CPO 的發展進程產生影響。為了與 CPO 封裝架構完美配合，ASIC 晶片的設計需要考量更多與光學訊號接口相關的因素，例如訊號完整性、熱管理以及與光學收發元件的介面協定等。現有的晶片設計流程與驗證工具，可能需要進一步的演進來支持 CPO 架構的特殊需求。當前的晶片設計尚未完全針對 CPO 的高密度、高頻寬需求進行最佳化，這也限制了 CPO 技術的潛在效益得以充分發揮。這些因素共同作用，使得 CPO 技術從研發走向大規模商業化，需要更長的時間來克服技術與生產上的瓶頸。

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