為何業界考慮進一步放寬 HBM 高度限制至 800μm？

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業界擬放寬 HBM 高度限制至 800μm，以應對 20 層堆疊需求並規避晶圓減薄風險

為了容納下一代高頻寬記憶體（HBM）預計將達 20 層的堆疊需求，業界正考慮將高度限制進一步放寬至 800μm 或更高。此舉旨在避免在現有 775μm 的規範下，透過大幅減薄 DRAM 晶圓來塞入更多層數，這將顯著增加晶圓損壞的風險並降低整體 HBM 的生產良率。
晶圓減薄的潛在風險與良率衝擊

若堅持現行高度限制，要在 HBM 中堆疊 20 層 DRAM，將迫使 DRAM 晶圓面臨極端的減薄處理。這種過度的減薄不僅增加了晶圓在生產過程中發生物理損壞的機率，更可能導致後續的電氣測試失敗，進而大幅拉低 HBM 的整體良率。例如，在 775μm 的空間內容納 20 層，每層 DRAM 的厚度將被壓縮至極致，這對製程精準度與材料穩定性提出了嚴峻考驗。
混合鍵合技術的挑戰與導入時程考量

另一種減少堆疊厚度的技術途徑是透過縮小 DRAM 層間距，這通常需要導入先進的鍵合技術。目前在 NAND Flash 領域已採用的混合鍵合（Hybrid Bonding）技術，能夠有效降低層間距，但其技術難度高，且需要龐大的設備投資。若業界選擇放寬高度限制，將可能延緩對混合鍵合技術的導入時程，因為現有的高度彈性足以應付短期需求。
先進封裝技術推動的空間裕量

在先進封裝領域居於領先地位的台積電，透過其 SoIC（System on Integrated Chip）等 3D 先進封裝技術，能夠有效增加與 HBM 堆疊配套的 XPU 複合體的高度。這種設計本身就為 HBM 提供了額外的垂直空間，讓 HBM 能夠自然地「長高」，從而間接支持了放寬高度限制的趨勢，並為未來更高層數的 HBM 發展預留了彈性。

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