華為為何選擇「時間縮微」而非製程微縮？

Question

Accepted Answer

華為選擇「時間縮微」是因為在禁運限制下無法用傳統幾何微縮追趕先進節點，而用訊號傳輸與處理的時間常數 τ 來重構設計，才能在既有 5 奈米節點上擠出效能

華為採取「時間縮微」的直接原因，是無法借助傳統產業路徑去縮小晶片尺寸。過去半導體演進依靠電晶體密度每兩年翻倍的幾何微縮，但在美國對先進 EUV 光刻設備的嚴厲禁運下，華為在製程節點上受到極大限制，導致「用更先進光刻去換更小尺寸」這條路走不通。此時如果仍把效能提升寄望於製程微縮，只會把能力卡在設備與節點門檻前。
「韜定律」把效能瓶頸從幾何尺寸移到訊號時間，讓限制條件變成可被設計處理的變數

「韜定律」V2 的核心轉向是：晶片效能本質在於訊號傳輸與處理的時間，而幾何微縮只是壓縮時間的工具之一。當 EUV 無法取得時，華為並不否定「壓縮時間」的重要性，而是把焦點改成可被工程化量測與壓低的 τ（電路訊號切換時間常數）。透過從電晶體、電路、晶片到系統層面進行全棧優化，華為把「先進製程」從必要條件改成非必要條件。
「邏輯折疊」用物理架構重排來降低 τ，從而在固定節點內實現可量化的跳躍式增益

要讓 τ 真正下降，單靠電路參數調整不夠，華為關鍵技術「邏輯折疊」重構晶片物理架構：把原本平面式（2D）佈局改成沿 Z 軸向上堆疊，並以高效率層間連接（如 TSV 技術）取代冗長平面佈線。這種從「拉短距離」轉向「改變佈線與堆疊方式」的路徑，對訊號傳輸時間的壓縮更直接，因而能在固定製程節點下帶來電晶體密度的顯著提升。華為並指出麒麟 2026 將在今年秋季亮相並作為「邏輯折疊」的首個量產驗證者，且論文數據顯示效能增益與功耗優化在部分場景可比擬甚至超越傳統製程代際演進。
以六年量產經驗與系統級 τ 目標，讓「時間縮微」不只是理論口號

「時間縮微」之所以能被選為主路徑，還因為它能被落到可交付的工程流程。韜定律 V2 不是單純理論補充，而是華為過去六年成功量產 381 款晶片的經驗總結；同時優化範疇不止限於製程與架構，還擴大到記憶體層次與計算架構，以確保系統整體 τ 值的縮小。換句話說，華為選擇「時間縮微」的理由並非抽象的技術偏好，而是禁運造成的製程瓶頸，迫使其把勝負點從「能不能做更小」轉移到「能不能把時間常數降到更低」。

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