JEDEC 放寬 HBM 高度限制至 775μm 的原因是什麼？

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JEDEC 放寬 HBM 高度限制至 775μm，實為應對未來 20 層堆疊需求下的權衡之舉

JEDEC 將 HBM 堆疊高度限制從 720μm 提升至 775μm，並非單純的規格調整，而是為了在未來 HBM 堆疊層數預計達到 20 層的趨勢下，尋求技術可行性與良率之間的平衡點。此舉的深層考量在於，若維持原有限高，為了容納更多 DRAM 晶片，勢必得大幅減薄晶圓，這會顯著增加晶圓損壞的機率，進而拉低整體 HBM 的生產良率。因此，放寬高度限制成為了在不大幅增加製程風險的情況下，提升 HBM 封裝密度的關鍵策略。
放寬高度限制是容納更多層數的必要妥協

現行 HBM 技術主流為 12 至 16 層 DRAM 堆疊，但業界已預見下一代 HBM 將朝向 20 層甚至更高的堆疊發展。若將封裝高度限制在 775μm，要塞入 20 層 DRAM，則每層 DRAM 晶圓的厚度必須大幅壓縮。 DRAM 晶圓的減薄是一個極具挑戰性的製程，其物理極限的突破不僅難以實現，且過程極易導致晶圓產生裂痕或缺陷，直接衝擊最終 HBM 產品的良率。因此，JEDEC 放寬高度限制，實際上是為了在技術能力與良率之間找到一個更具彈性的操作空間，以支援未來 HBM 產品的更高密度封裝需求。
混合鍵合技術的引入時程，與高度限制放寬形成蹺蹺板效應

另一種提升封裝密度的途徑，是縮小 DRAM 晶片之間的垂直間距。目前，在 NAND Flash 領域已成熟應用的混合鍵合（Hybrid Bonding）技術，能夠大幅縮小晶片間距，但其技術門檻及所需設備投資相當龐大，導入難度極高。若 JEDEC 持續緊縮高度限制，則業界可能被迫加速導入此一高難度技術。反之，若高度限制獲得放寬，則導入混合鍵合技術的迫切性將會降低，這意味著業界將有更多時間與資源去評估、開發及優化相關技術，避免在尚未完全準備好的情況下倉促部署。
先進封裝技術的發展，為 HBM「長高」提供了潛在空間

值得注意的是，身為先進封裝技術領導者的台積電，其推動的 3D 先進封裝技術 SoIC，能將 HBM 堆疊所需的 XPU（CPU/GPU 等運算單元）複合體尺寸進一步推高。這意味著 XPU 體積的增加，實際上為 HBM 堆疊提供了額外的垂直空間（裕量），間接支持了 HBM 封裝高度的增加。這種封裝架構的演進，與 JEDEC 調整 HBM 高度限制的決策，形成了一種相互協調的關係，共同推動著高密度、高性能運算元件的發展。

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