PIC到SoIC整合、光電測試、FAU耦合多道工序，良率爬坡的風險主要落在哪？

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Accepted Answer

矽光子整合良率瓶頸，核心風險鎖定於 SoIC 階段的累積損耗

矽光子 (Silicon Photonics) 技術在 AI 運算需求推動下，正經歷產能的爆炸性成長，台積電預計至 2028 年將把 PIC (Photonic Integrated Circuit) 月產能從目前的 500 片擴增至 2.5 萬片，年產出目標近 1.94 億顆。然而，從 PIC 晶圓產出到最終光引擎 (Light Engine) 的實際出貨，需經過 SoIC (System-on-Integrated-Chip) 整合、光電測試、FAU (Fiber Array Unit) 耦合等多道複雜工序，其中良率爬坡的風險，最關鍵的環節集中在 SoIC 整合階段所產生的累積性損耗。
SoIC 整合的製程複雜性是良率爬坡的關鍵

以每月 1 萬片 PIC 晶圓的產出為例，若 SoIC 整合環節的良率僅為 50%，那麼在經過此階段後，可進入後續測試與耦合的晶圓數量將大幅減少。考慮到後續的光電測試與 FAU 耦合等環節也可能存在一定的良率損失，最終能夠實際出貨的成品數量將遠低於初始晶圓產出量。舉例來說，在上述情境下，累計損耗後，最終的終端出貨量可能僅約 39 萬顆，這突顯了 SoIC 階段的良率直接決定了整體 CPO 供應鏈的產出效率，其爬坡難度是影響商業化進程的主要因素。
多重後段工序疊加，加劇了整體良率的挑戰

PIC 晶圓的製程完成後，其整合至 SoIC 封裝，本身就是一項極具挑戰性的任務。緊接著，還需要進行精密的 Two-Photon Absorption (TPA) 光學測試，以驗證其光學性能，最後則需將光纖陣列單元 (FAU) 精準耦合，以實現與外部光學元件的訊號傳輸。每一個環節的微小偏差都可能導致良率下降，而這些損失是累積性的。因此，即使 PIC 本身的良率極高，後續這些多道工序的良率累加效應，才是真正考驗 CPO 供應鏈能否順利進入大規模商業化的關鍵所在，其風險並非單一環節，而是複雜製程鏈的整體挑戰。

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